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HDL Coder 流水灯实验

本栏目使用的FPGA 板卡为正点原子，达芬奇Pro。

博客涉及到的所有Simulink HDL Coder工程都默认使用了该脚本，如果你发现Simulink正确，但是生成的代码和预期不符，请先检查是否使用了该脚本设置对应参数。在使用MATLAB HDL Coder Toolbox的时候，每次新建一个Simulink模型都会重置Verilog代码生成的

FPGA设计 MATLAB & Simulink

该系列属于是随手写的笔记，从简单到复杂慢慢搭建一个较为完整功能的RAM，最终希望实现DCBDP RAM，并且实现较为完整的功能。简单双端口 DCSDP RAM，有两个端口，其中一个只能写，另一个只能读。DCSDP可以工作在同步模式，也可以工作在异步模式。

FPGA设计

docker 安装 rustdesk server，实现局域网远程控制。仅作为个人笔记，没有任何价值，详细文档可以参考官方。我本人有两台笔记本电脑，一台游戏本日常使用Windows，一台工作站Ubuntu用来做一些开发或者测试，有时候需要相互传文件，或者录制教程两个桌子之间跑来跑去很麻烦，所以需要

RAM 是不允许同时同一块地址的，这会导致异常状态，数据丢失，数据改写等。但是同步RAM是可以支持读写保护的，当同时读写同一地址时，RAM返回当前正在写入的数据。

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本文主要讲解了格雷码在异步FIFO中的使用，与其他文章不同，本文不仅分析了使用格雷码的原因，也解释了格雷码在读写时钟频率差异较大时的传输情况，即一些文章中提到的多bit跳变问题。本文要求读者已经了解格雷码和二进制码的关系，以及互相转换的方法。 1. 异步FIFO跨时钟域产生的问题当我们创建异步F

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